[Seminaire-LRDE] Séminaire Performance et Généricité du LRDE le mercredi 17 octobre 2012

Chers collègues, La prochaine session du séminaire Performance et Généricité du LRDE (Laboratoire de Recherche et Développement de l'EPITA) aura lieu le Mercredi 17 octobre 2012 (10h00-12h00), Salle Alpha du LRDE. Au programme: * 10h: Systèmes d'exploitation en dur: une clef du passage de 10 à 1000 cœurs -- Raphael Poss - University of Amsterdam http://staff.science.uva.nl/~poss Afin d'exploiter le potentiel des puces multi-cœurs pour une performance évolutive et à haut rendement énergétique, le projet Apple-CORE a co-conçu un modèle général d'architecture matérielle et une interface de contrôle de parallélisme. Cette interface, appelée SVP, est réalisée par du matériel sur puce dédié à la gestion de la concurrence de programmes parallèles exécutés sur plusieurs cœurs. SVP se base sur les principes de synchronisation de flux de données («data flow»), de programmation impérative et d'exécution efficace du parallélisme en termes de budget temps et énergie. Les composants matériels correspondants peuvent coordonner plusieurs cœurs RISC équipés de multi-threading matériel, organisés en clusters de calcul sur puce, dits «Microgrids». Comparés à l'approche traditionnelle «accélérateurs», les Microgrids sont destinés à être utilisés comme composants dans les systèmes distribués sur puce contenant à la fois des grappes de petits cœurs et optionnellement de gros cœurs –optimisés pour l'exécution séquentielle– disponibles en tant que «services» pour les applications. Les principaux aspects de cette architecture sont l'asynchronisme, c'est-à-dire la capacité à tolérer les opérations irrégulières avec des temps de latence longs, un modèle de programmation à échelle invariante, une vision distribuée de la puce, et une mise à l'échelle transparente de la performance d'un seul code binaire à plusieurs tailles de grappes de cœurs. Cette présentation décrit le modèle d'exécution, la micro-architecture des cœurs, sa réalisation au sein d'une plateforme et son environnement logiciel. -- Diplômé CSI en 2003, Raphael est resté actif à l'EPITA jusqu'en 2004, puis a travaillé en tant qu'ingénieur logiciel à Paris puis Rotterdam. Il rejoint en 2008 le groupe Computer Systems Architecture à l'Université d'Amsterdam en tant que chef de projet et enseignant-chercheur, où il reçoit un doctorat en septembre 2012. Il donne des cours d'architecture matérielle à Amsterdam et Leiden, et continue de coordonner des activités de recherche au croisement entre architecture, compilateurs et systèmes d'exploitation. * 10h45: Platform and Research overview on the Intel Single-chip Cloud Computer -- Roy Bakker - University of Amsterdam http://www.science.uva.nl/~bakkerr The Single-chip Cloud Computer (SCC) is a 48-core experimental processor created by Intel Labs targeting the many-core research community. The 6x4 mesh Network-on-Chip provides 24 tiles with 2 cores each. All cores are independent and run their own instance of an operating system. It has hardware support (local buffers on the tiles) for sending short messages between cores, and allows for voltage and frequency control at 8 and 2 cores respectively. We have already modified the SVP runtime system to use these on-chip buffers for the communication between threads executed on separate cores. We also created a visual application for manual process migration and scheduling on the SCC as well as a library for customized voltage and frequency scaling on the chip. Currently we focus on automated parallelization and mapping of one or multiple sequential programs onto the 48 cores by modifying the daedalus framework to target the SCC. The daedalus framework parallelizes sequential C programs using Kahn Process Networks (KPNs) and generates code to run the KPN on multiple hardware platforms like for example an FPGA, SMP CPU or GPU. The SCC backend, which is work in progress, should result in a tool that utilizes the SCC cores in an optimal way by means of performance and energy consumption. It should also allow the system to dynamically adapt on changes in the computational or communicational needs of the processes by scaling frequency and migrating processes. -- Roy Bakker is a PhD student in the Computer Systems Architecture group at the University of Amsterdam, where he also graduated for his Bachelor's (2008) and Master's (2011) degree. His current work is funded by the Netherlands Organisation for Scientific Research (NWO) project on Smart Energy Systems (SES). Pour plus de renseignements, consultez http://seminaire.lrde.epita.fr/. L'entrée du séminaire est libre. Merci de bien vouloir diffuser cette information le plus largement possible. -- Akim Demaille Akim.Demaille(a)lrde.epita.fr